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アイテム
Density Optimization for Analog Layout based on Transistor-array
https://kitakyu.repo.nii.ac.jp/records/779
https://kitakyu.repo.nii.ac.jp/records/779ffaeb631-510b-4720-9bc5-b9400f03f812
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
(KKDE1151GC)甲第151号_ｺﾞﾝ ﾁｬｵ (6.0 MB)
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| Item type | 学位論文 / Thesis or Dissertation(1) | |||||
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| 公開日 | 2020-12-24 | |||||
| タイトル | ||||||
| タイトル | Density Optimization for Analog Layout based on Transistor-array | |||||
| 言語 | en | |||||
| 言語 | ||||||
| 言語 | eng | |||||
| キーワード | ||||||
| 言語 | en | |||||
| 主題Scheme | Other | |||||
| 主題 | analog layout | |||||
| キーワード | ||||||
| 言語 | en | |||||
| 主題Scheme | Other | |||||
| 主題 | design for manufacturability | |||||
| キーワード | ||||||
| 言語 | en | |||||
| 主題Scheme | Other | |||||
| 主題 | layout density | |||||
| キーワード | ||||||
| 言語 | en | |||||
| 主題Scheme | Other | |||||
| 主題 | transistor array | |||||
| キーワード | ||||||
| 言語 | en | |||||
| 主題Scheme | Other | |||||
| 主題 | algorithm design | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_db06 | |||||
| 資源タイプ | doctoral thesis | |||||
| アクセス権 | ||||||
| アクセス権 | open access | |||||
| アクセス権URI | http://purl.org/coar/access_right/c_abf2 | |||||
| その他（別言語等）のタイトル | ||||||
| その他のタイトル | トランジスタ・アレイ方式に基づくアナログレイアウトにおける密度最適化 | |||||
| 言語 | ja | |||||
| 著者 |
ゴン, チャオ
× ゴン, チャオ |
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| 抄録 | ||||||
| 内容記述タイプ | Abstract | |||||
| 内容記述 | In integrated circuit design of advanced technology nodes, layout density uniformity significantly influences the manufacturability due to the CMP variability. In analog design, especially, designers are suffering from passing the density checking since there are few useful tools. To tackle this issue, we focus on a transistor-array(TA)-style analog layout, and propose a density optimization algorithm consistent with complicated design rules. Based on TA-style, we introduce a density-aware layout format to explicitly control the layout pattern density, and provide the mathematical optimization approach. Hence, a design flow incorporating our density optimization can drastically reduce the design time with fewer iterations. In a design case of an OPAMP layout in a 65nm CMOS process, the result demonstrates that the proposed approach achieves more than 48× speed-up compared with conventional manual layout, meanwhile, it shows a good circuit performance in the post-layout simulation. | |||||
| 学位名 | ||||||
| 学位名 | 博士（工学） | |||||
| 学位授与機関 | ||||||
| 学位授与機関識別子Scheme | kakenhi | |||||
| 学位授与機関識別子 | 27101 | |||||
| 学位授与機関名 | 北九州市立大学 | |||||
| 学位授与年月日 | ||||||
| 学位授与年月日 | 2020-09-26 | |||||
| 学位授与番号 | ||||||
| 学位授与番号 | 甲第151号 | |||||
| 著者版フラグ | ||||||
| 出版タイプ | VoR | |||||
| 出版タイプResource | http://purl.org/coar/version/c_970fb48d4fbd8a85 | |||||
